- AutorIn
- Diana Roy
- Titel
- Realisierung eines Verilog/VHDL Codegenerators fuer graphisch erfasste Finite State Machines
- Zitierfähige Url:
- https://nbn-resolving.org/urn:nbn:de:bsz:ch1-199700155
- Datum der Einreichung
- 24.03.1997
- Abstract (DE)
- Es wurden verschieden Kodierungsarten fuer FSMs untersucht, schwerpunktmaessig Gray Code und andere Arten der hazardfreien Kodierung. Ein spezieller Kodierungsalgorithmus zur hazardfreien Kodierung wurde entwickelt und in eine Entwurfsumgebung implementiert. Ein weitere Schwerpunkt der Arbeit sind Codegeneratoren, die eine Verhaltensbeschreibung der FSM in Verilog oder in VHDL erzeugen.
- Freie Schlagwörter
- Gray Code
- Kodierung
- Verilog
- FSM
- ASIC
- Klassifikation (DDC)
- 004
- Normschlagwörter (GND)
- VHDL
- Beschreibungssprache
- Den akademischen Grad verleihende / prüfende Institution
- Technische Universität Chemnitz, Chemnitz
- URN Qucosa
- urn:nbn:de:bsz:ch1-199700155
- Veröffentlichungsdatum Qucosa
- 24.03.1997
- Dokumenttyp
- Diplomarbeit
- Sprache des Dokumentes
- Deutsch