- AutorIn
- R. Kothe
- H.T. Vierhaus
- Titel
- Fehlerhärtung und Fehlertoleranz für Flip-Flops und Scan-Path-Elemente
- Zitierfähige Url:
- https://nbn-resolving.org/urn:nbn:de:swb:ch1-200700937
- Quellenangabe
- Dresdner Arbeitstagung Schaltungs- und Systementwurf - Band 5
- Abstract (DE)
- Mit sinkenden Strukturgrößen in der Mikroelektronik steigt die Wahrscheinlichkeit für transiente Störeffekte durch elektromagnetische Kopplung und durch Partikel-Strahlung an. Damit wird die gezielte Härtung kritischer Schaltungsteile oder die Implementierung von Fehlertoleranz-Eigenschaften notwendig. Speicherzellen, Latches und Flip-Flops gelten als besonders gefährdet. Fehlertolerant aufgebaute Latches und Flip-Flops benötigen stets mehrere Speicherelemente. Damit liegt die Möglichkeit nahe, Scan-Pfad-Elemente aufzubauen, die auch dynamische Tests unterstützen können.
- Freie Schlagwörter
- Dynamische Tests
- Fehlertolerante Strukturen
- Scan-Path Elemente
- Transiente Fehlertypen
- Klassifikation (DDC)
- 004
- 500
- Normschlagwörter (GND)
- Schaltungsentwurf
- Technische Informatik
- HerausgeberIn
- Prof. Dr. Wolfram Hardt
- Publizierende Institution
- Technische Universität Chemnitz, Chemnitz
- URN Qucosa
- urn:nbn:de:swb:ch1-200700937
- Veröffentlichungsdatum Qucosa
- 08.06.2007
- Dokumenttyp
- Konferenzbeitrag
- Sprache des Dokumentes
- Deutsch